Springers Lehrbücher der Informatik Herausgegeben von o. Univ.-Prof. Dr.-Ing. Gerhard H. Schildt Technische Universität Wien
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Gerhard H. Schildt, Daniela Kahn, Christopher Kruegel, Christian Moerz Einführung in die Technische Informatik Unter Mitarbeit von Johann Klasek, Heinrich Pangratz, Alexander Redlein, Ulrich Schmid, Stefan Stöckler Zweite, überarbeitete und erweiterte Auflage
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o. Univ.-Prof. Dr.-Ing. Dipl.-Ing. u. Ing. (grad.) Gerhard H. Schildt Daniela Kahn Christopher Kruegel Christian Moerz Institut für Rechnergestützte Automation Technische Universität, Wien, Österreich e-mail:
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Das Werk ist urheberrechtlich geschützt. Die dadurch begründeten Rechte, insbesondere die der Übersetzung, des Nachdruckes, der Entnahme von Abbildungen, der Funksendung, der Wiedergabe auf photomechanischem oder ähnlichem Wege und der Speicherung in Datenverarbeitungsanlagen, bleiben, auch bei nur auszugsweiser Verwertung, vorbehalten. © 2003 und 2005 Springer-Verlag/Wien Printed in Austria SpringerWienNewYork ist ein Unternehmen von Springer Science + Business Media springer.at Die Wiedergabe von Gebrauchsnamen, Handelsnamen, Warenbezeichnungen usw. in diesem Buch berechtigt auch ohne besondere Kennzeichnung nicht zu der Annahme, dass solche Namen im Sinne der Warenzeichen- und Markenschutz-Gesetzgebung als frei zu betrachten wären und daher von jedermann benutzt werden dürfen. Produkthaftung: Sämtliche Angaben in diesem Fachbuch/wissenschaftlichen Werk erfolgen trotz sorgfältiger Bearbeitung und Kontrolle ohne Gewähr. Eine Haftung der Autoren oder des Verlages aus dem Inhalt dieses Werkes ist ausgeschlossen. Satz: Reproduktionsfertige Vorlage der Autoren Druck und Bindung: Grasl Druck & Neue Medien, 2540 Bad Vöslau, Österreich Gedruckt auf säurefreiem, chlorfrei gebleichtem Papier – TCF SPIN: 11377511
Mit 254 Abbildungen
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ISSN 0938-9504
ISBN-10 ISBN-13
3-211-24346-1 SpringerWienNewYork 978-3-211-24346-6 SpringerWienNewYork
ISBN 3-211-83853-8 1. Aufl. SpringerWienNewYork
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12 Speicherverwaltung * ' !) ' +%% $
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13 Ressourcen-Management 311 , -) . ! $ ( / ) 0 "$ 14 Sicherheit 12 12) ( % 3 $% 15 Schlussbetrachtung
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1 Einleitung
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2 Logische Schaltungen
2.1
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2.3
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Halbleiterspeicher
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Algorithmen Register−Transfers Boolesche Gleichungen Differentialgleichungen
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Module, Leitungen
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- 4 5
Systemebene
Speicher
CPU
I/O
Control
Algorithmische Ebene A := 3 * B + C IF (D=TRUE) THEN A := A + 1 ELSE A := A − 1
Register−Transfer−Ebene
ENDIF
Register
RAM
Logikebene (Struktur) ALU
RAM
1 D Q
MUX
>1
Schaltkreisebene
&
(Struktur) A A B
A
OUT C
Schaltkreisebene (Geometrie)
4 50 - -
" ! - 6 0 &
!" ! # ! $ " % & ' ( (
& ' 3.2.6
Der Aufbau einer VHDL-Beschreibung
) *+#!, , ! $ $ - Schnittstellenbeschreibung
% , . ! / 0 * 1 / Entity: eine Schnittstelle
Black Box
Verhaltens− beschreibung Architecture: Verhalten oder Struktur; eine oder mehrere Alternativen
Configuration: beliebige Anzahl von Konfigurationen
Struktur− beschreibung
A2
A1
C1−1 C1−2 Configuration C1−3
kombinierte Verhaltens− und Struktur− beschreibung A3
Default− Architektur (zuletzt compiliert)
C3−1 Configuration C3−2
/ 2 2 3 4
Architektur
- , . * ! 5 - , . / !
Konfiguration
!!
3.3
Bestandteile einer VHDL-Beschreibung
" #$%&' ( ')& * + ( , - ' & . /
(
0 % ) -& % . &
* !1
0 ( -
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. - # . 2 -
0 ( . - !1.
VHDL-Beschreibung
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73$ ' 3'"7
3*5, 4"7' *5
!18
#$%&
4
8 &
#$%& "5&4 -
.
- !:. #$%& ) 9 0
3.3.1
Entwurfssichten in VHDL
0 6& !; #$% # -< 0 =.
-< =.
# # 7 &
in1
& and_out
in2
Schnittstellenbeschreibung (Entity) ENTITY and IS Port (in1, in2: IN bit; and_out : OUT bit); <definiere Pins als Signale vom Typ "bit"> END and; Architektur (Architecture) ARCHITECTURE number_one OF and IS BEGIN and_out <= in1 AND in2; END number_one; Konfiguration (Configuration) CONFIGURATION and_config OF and IS FOR number_one END FOR; END and_config;
!" !" # $ !" # $ " !" " % ! $& '"# 3.3.2
Entwurfsebenen in VHDL
' !" ( !" ) " ( *+ " # , ' !" " ' • • •
" !" - . #
# # !" *+ !" #$ * !" !" / !" ' 0 !" !" $!" (1 2$ / ) 2-) 32-) 2. 0 * ) 1 2$ , !" !" 4 4 5 " ' !" # / " 60
ARCHITECTURE logic level OF halfadder IS BEGIN sum <= sum a XOR sum b AFTER 15 ns; carry <= sum a AND sum b AFTER 10ns; END logic level
3.3.3
Design-Methodik mit VHDL
! " # $! ! $!% ! & ' $ ()* '% & $ + ,% & - . $ / + ,% * ' 0 1 * 2 Entwurf
Beschreibungsebenen
Verifikation
Aufgabenstellung, Spezifikation
Erfassung der Aufgabenstellung
manuelle Überprüfung Verhaltensbeschreibung auf algorithmischer Ebene (z.B. Ablaufdiagramm)
Verfeinerung des Entwurfs
Verhaltens− simulation Verhaltensbeschreibung auf Register−Transfer−Ebene (z.B. VHDL−Modell)
Synthese Netzliste auf Logikebene (herstellerunabhängig)
Technology− Mapping Erzeugung Test− bitmuster Place & Route, Layout
Logik− Simulation Netzliste auf Logikebene (herstellerspezifisch, z.B. VHDL, EDIF)
Fehler− simulation
Layout
Fertigung
3 &
3.3.4
Die Sprache VHDL
!"#" $ % & & ' %()*+,)--./$' &" Grundzeichenvorrat Lexikalische Elemente Sprachkonstrukte Design−Einheiten VHDL−Modell
!"#0 3.3.5
Der Aufbau eines VHDL-Modells
1 % '2 % ' 3 4 % '" Simulations− ergebnisse VHDL−Code
Compiler
Working Library
Simulator
Resource− Libraries
!"-0 3 $ $ 2 3 $ & &" $
! " # $%&' $%& ( &
# $%& ( &
) $ * &
# + , -.
3.4 3.4.1
Beispiele (2-von-3) Voter
!/-" $ $%& 0 !/-" $ ' * 1 -/ ) ! $%& 2 " !/-" $ 3 4 1 ( * 0 * -/ ) !$%& 2 5 " , 6 7 !/-" $ $ + ( ( ( !/-" $ 8 **9* !$%& 2 5 " 8 , + * : , 3 **9* : # ! $%& " ! $%& " !/-" $ $%& entity 2−von−3−voter is port ( A, B, C: IN integer; R: OUT integer; ERROR: OUT bit; ) end 2−von−3−voter; architecture vote of 2−von−3−voter is vote_proc process (A, B, begin if (A = B) then R <= A; ERROR <= elsif ( A=C ) then R <= A; ERROR <= elsif ( B=C ) then R <= B; ERROR <= else R <= 0; ERROR <= end if; end vote_proc; end vote;
C)
0; 0; 0; 1;
3.4.2
Siebensegment-Decoder
! " # $ $ % % ! & ''() * + * + library IEEE; use IEEE.std_logic_1164.all; entity binaertosiebenseg is port (data: in std_logic_vector(2 downto 0); digit: out std_logic_vector(7 downto 0) ); end binaertosiebenseg; architecture behaviour of binaertosiebenseg is −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −− Darstellen v. Binaerzahl auf einem Digit (0 bis 7) −− Ausgefuehrt als asynchrone Logik −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −− Zuordnung der Bussignale zu den LEDs −− Die LEDs sind LOW−Aktiv −− __5__ −− | | −− |4 |0 −− |__6__| −− | | −− |3 |1 −− |__2__| .7 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− begin CONVERT : process(data) begin case data is when "000" => digit <= "01000000"; when "001" => digit <= "01111100"; when "010" => digit <= "00010010"; when "011" => digit <= "00011000"; when "100" => digit <= "00101100"; when "101" => digit <= "00001001"; when "110" => digit <= "00000001"; when OTHERS => digit <= "11011100"; end case; end process CONVERT; end behaviour;
! , - .
8
3
Ergebnis der Synthese
!"#$! %
& ' " % " ( ) * +
, ) -. ' +) .
/ +) ('0
3.4.3
Input-Synchronisation
) * 1
( ) 2 *
- 0 3 - 0
library IEEE; use IEEE.std_logic_1164.all;
entity synch is port (clk : in std_logic; reset : in std_logic; valid : in std_logic; data : in std_logic_vector(2 downto 0); valid_synch: out std_logic; data_synch : out std_logic_vector(2 downto 0) ); end synch; architecture behaviour of synch is −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −− Synchronisation von externem Signal & Datenbus −− Ausgefuehrt als synchrone Logik −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− begin synchronisation : process(clk,reset) begin if reset = ’0’ then valid_synch <= ’0’; data_synch <= (others => ’0’); elsif clk’event and clk = ’1’ then valid_synch <= valid; data_synch <= data; end if; end process synchronisation; end behaviour;
Synthese
! " # $ % % &'() $ % %"
logic_1
3
<2:0>
3 data(Z)
DFF
data_synch<2:0>
data_synch<3>
logic_1
data(1)
DFF
data_synch<1>
logic_1
data(0)
data_synch<2> DFF
logic_1
valid_synch DFF
valid clk reset
3.4.4
Tasten-Entpreller
! "# $ % & ' ( ( ) * * + ,, - % ) % ! . / ! + / %
! " # $ % # $ &" ' & # $ % # $
entity entprellen is port (clk reset taster taster_int end entprellen;
: : : :
in in in out
std_logic; std_logic; std_logic; std_logic);
architecture behaviour of entprellen is signal synchreg : std_logic_vector(2 downto 0); signal taster_last : std_logic; begin synchtaster: process(clk,reset) begin if reset = ’0’ then synchreg <= (others => ’0’); elsif clk’event and clk = ’1’ then synchreg(0) <= taster; synchreg(1) <= synchreg(0); synchreg(2) <= synchreg(1); end if; end process synchtaster; gleicherWert: process(clk) begin if reset = ’0’ then taster_last <= ’0’; elsif clk’event and clk = ’1’ then if synchreg = "111" then taster_last <= ’1’; elsif synchreg = "000" then taster_last <= ’0’; else taster_last <= taster_last; end if; end if; end process gleicherWert; taster_int <= taster_last; end behaviour;
Ergebnis der Synthese ( ) *+,-* . " + . + / # 00$
1 ) "/
logic_1
logic_1
logic_1
taster DFF
DFF
DFF
clk reset
logic_1
DFF
taster_Int
3.5
Bewertung von VHDL
! " # ! $ % $ $ & '! " ! (% ! " # ) $ * ! " +! $ # ! # ,- " ! .$ , ) / , $ # ,- ' ) $ # / - $ , 0 " ! ! " / , $ ! $ ! # " ! " ! - " # ,- ! ,. # ,- $ $ " 1( 2 # ,- , " +$ 3 0 ( "!4 5 !
$ $ 1
! " #$ # %& # ' (% ) % * ! % + % , # % - $ ( ) # ! ! " % ' (# ' ( - . / ( % 0" ! % ! # 1 # ( ! # % ! ! 2 ! # % ! % ! ! # ! # 34 5 # $ # # 6 5 ! #$ ! % . ! % ( % . % ! 7 8 % % # # ' 6 ! ' 9.:,9! -.;-.<= / # 0 > 1! ' / #% % % % #( 7 ( & & 8 % 0 1 ?@@@ < ?4AB ? # % % #( # ! % # (% % ! #
#( # #( ( ! # ! % !
Weiterf¨ uhrende Literatur
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Internetverweise
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4 Mikroprozessoren !
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4.1
Endliche Automaten
" 3 4
Automat:
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Endlicher Automat:
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Deterministischer Automat:
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Endlicher deterministischer Automat:
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clock
! " # " " $ $ % & ' 4.2
Das Moore-Schaltwerk
( ( & ) * + " , - " ! + ' ! + " $ " + , " " . . $ / " 0 1 )
4.2.1
Schaltwerk
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4.2.2
Die Grundschaltung des Moore-Schaltwerkes
!
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Takt Über− gangs−
D Zustands− code
funktion Eingangs− signale
D
"%% 78
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grün
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Schaltwerksbeschreibung durch den Zustandsgraphen
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Schaltwerk ST
R
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Paid 10
110
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4.2.4
Alternativen zum Zustandsgraph
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2 2 2 3 1 0 3 3
2 2 1 0 4 1 1
2 2 0 4 4 0 0
2 4 4 4 4 4
2 2 5& 5& 5& 5& 5&
2 5& 5& 5& 5& 5&
2 5& 5& 5& 5& 5&
5& 5& 5& 5& 5&
0 0 " 1 % # 2 2 2 2
0 2 2 2 2
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0 8 0 % # & / & +& !/ 9 ( & &$% : ( & * % & & ; & ( & -;*< ! & $ &
4.2.5
Realisierung mit (1 aus n)“ und dichter“ Zustandscodierung ” ”
!"# $ % & '#( )*+ , - ) . % ! #( % + ( "/ 0 1 ( $ + 2 + 3 + 4 25 3 2 3 # $ 2 3 # $ ( # 6f ≥ n 2 3 $ . # 0 - % $ % 4
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Cancel
110
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D0 D1 D2 D3 D4
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A¼ 1F2 A½ 1Z2 A 1R2
A 1K2 A 1L2 A 1M2
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++
++++
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++
++++
++++++++
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++++++++ ++++++++ ++++++++
++++++++ ++++++++ ++++++++ ++++++++ ++++++++
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++++ + + ++++ + + ++++ D 1DL2 ++
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++++
++++ ++
++++ ++
++++ D 1DM2 ++++
++++
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++++
++++
D 1W 2 ++++++++ ++++++++ ++++++++
++++++++ D 1St2 ++++++++ ++++++++ ++++++++ ++++++++
' 6 ' 7
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4.2.6
Der zeitliche Ablauf im Moore-Schaltwerk
Eingangs− signale
Über− gangs− funktion
DK
K
DL
L
DM
M
Zustands− code
Takt
! " # $ " # $! % " ! # $ " & ' ( # $ " ! ) * + ! ' "
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Takt F (Z,R=0)
DK DL DM K
000
Idle
100
Five
100
L Ten
M t
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Gate ),$$ * * + setup ,$ ( $ ! " #$ /$ max - /"min & " % $ ( $ * (),$ * (), " ' 0 % $ * (),$ 1 $ " ' $ " $ 1 , $ ,
4.2.7
Synchronisierung von asynchronen Eingangssignalen
% / 2 $ " % % % $ ) ) $ " ' 0 2) % " 2 & $ 2 $$ )( $
asynchroner Eingang
D
Q
synchroner Eingang
zum Schaltwerk
C
Takt async. Eingang sync. Eingang
?
t
!" # $ % $ ! & !" '( ))* " ' * !#
% # )" % + # $ , # ! " % ) # % )- % %# " . # .# # #/ 4.2.8
Systematische Schaltwerksentwicklung
+ % !" 0$ % % 1 # $ % ) % " % 2 3 ! . 4 %# % Der Entwicklungszyklus eines Schaltwerkes
% % # % )% )" ! % )# + ) % $ 3 ! ) ) ) ) ) +$ # 5 # # 6 % 0 )
Aufbereiten der Aufgabenstellung.
! "
# $ $ Entwurf des Zustandsgraphen. %
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' ( ) * + , ' & # ( % & * '-
* .
( "
# $ , $ /
Minimierung der Zustandsanzahl. "
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Festlegen der Zustandscodierung.
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¨ Ubergangsund Ausgabefunktion.
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Dokumentation der Gesamtschaltung.
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Berechnung der maximalen Taktfrequenz.
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Aufgabenstellung.
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Aufbereitung der Aufgabenstellung.
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Über− gangs−
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funktion
A B C
C
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Entwurf des Zustandsgraphen.
Z ABC
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1
2
3
4
5
6
7
000
100
010
110
001
101
011
111
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Übergangs− funktion
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Aufbereiten der Aufgabe.
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Zustand
1
10
101 1011 Idle Idle
A
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3 #!
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Entwurf des Zustandsgraphen.
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A
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Idle
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0
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1
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1
"1011"
0
0 0
Reset 1
0
Idle 0
1
"1"
0
0
"10"
1
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"101"
1
0
"1011" 0
0 0 1
Reset
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Festlegen der Zustandscodierung.
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K
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Dokumentation der Gesamtschaltung.
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1
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DK
K
>1
DL
L
>1
DM
M
C
R
A
Reset
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!+ ' ! = ! 4# ' +
Aufgabenstellung.
Bus
ACK3
Gerät 3 REQ3
ACK2
Gerät 2 REQ2
ACK1
REQ1
Gerät 1
Arbitrations − Steuerung
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5 - 67 Aufbereiten der Aufgabe.
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Entwerfen des Zustandsgraphen.
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000 Z ACK1 ACK2 ACK3
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000
000
Reset
001
01X 000
1XX
X1X
1XX
DEV1 100
01X 10X
DEV2 010
001 010
DEV3 001
XX1
001 1X0 .' , # *
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Takt REQ1 REQ3 REQ3 Zustand
Id
Id
D1
D1
D1
D2
D2
D2
D3
D3
D3
D3
Id
ACK1 ACK2 ACK3
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Festlegen der Zustandscodierung.
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¨ Ubergangsund Ausgabefunktion.
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∨
%( ∧ 1(2 ∨ () ∧ 1(2 ∨ ()* ∧ 1(2 ∧ ¬1(2* ∨ () ∧ 1(2 ∧ ¬1(2
∨
%( ∧ ¬1(2 ∧ 1(2* ∨ () ∧ ¬1(2 ∧ 1(2* ∨ ()* ∧ 1(2* ∨ () ∧ ¬1(2 ∧ 1(2* ∧ ¬1(2
∨
%( ∧ ¬1(2 ∧ ¬1(2* ∧ 1(2 ∨ () ∧ ¬1(2 ∧ ¬1(2* ∧ 1(2
()* ∧ ¬1(2 ∧ ¬1(2* ∧ 1(2 ∨ () ∧ 1(2
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Dokumentation der Gesamtschaltung.
∨
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5
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4.3
Das Mealy-Schaltwerk
9 &% !: ! ;, 2,,%-9 ! &% % % ! % #, % ! ! % , %% !: 2,,%-9 ! &% ! $, ! 4 ! % %$ % 2 <-9 ! &% ! &%
: & 2 <-9 ! &% 2,,%-9 ! &% & #, &% 9 ! &%6
4.3.1
Die Schaltung eines Mealy-Schaltwerks
'* ! 2 <>-9 ! &% ! # %?% ,% 2 < *%$ % #,= * % ! 2,,%-9 ! &% 2 <-9 ! &% $ %
Moore
Eingänge
Über− gangs− funktion
Zustands− speicher (D−Latches)
Über− gangs− funktion
Zustands− speicher (D−Latches)
Ausgangs− funktion
Ausgänge
Mealy
Eingänge
Ausgangs− funktion
Ausgänge
! " ! # ! $ % # & ! $ & ! $' ( ) * + , - # & ! $ & ! . $ ' ' / ' $ %( ' ' ( # 0 1 % ! # $ 2 , # 0 2 ' $ !' 0 *+ 3' & ! ' " ' & 4 #( 0 2 5 0 2 ! 5 $ 0 6 1)7 0 ' (4 8 9 5 ' ' $ 0 ! : ' - # ! / # 0
4.3.2
Beschreibung des Mealy-Schaltwerkes durch den Zustandsgraphen
! " ! ! # $ % $ ! & ! & & ! ' ( ' ( ) $ * E1 E2 / A1 A2
Z
01 / 11
A
B
00, 1X / 00
10 / 00
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Takt E1 E2 Zustand
A
B
A1 A2 t
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!
!" # $! ! %&' ( ) !"* ! + !! ! , )
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A
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E2 / −
B
E1
E2 / −
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- .- ! /!0- ! 4 ! ! ! .- ! ! $ )-. .- 0$ ! ! 8! ! 4 = >. 8?/
4.3.3
Mealy-Moore-Transformation
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) ! /!0- ! / - ! ! ) /!0- ! /! ! 6 ! ) 0$ ! /!0- ! (" 8 " * / - ! < 3 " ! < ! " ! ! ! @ !! @ ! " 3 /!0- ! / -8! 1 ) > $ /!0-/ - ! " /!0- ! ! / - ! " ) -
1
1/000
Mealy
Moore A
A
Z
E / A1 A2 A3
000 Z
0/101
E
0
A1 A2 A3
1/000
B B
101 0
1 1/100
0/010
C
D
0/110
C
D
100
010 1
0
1/000 0 1/001
0/001
1
C’
1
0
D’
110 E
000 1
0 E
1
001
0/001
0
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& . ) ' . ((' . & / (''
((' .0 & .0 1 ) . 1 ) ( ''' &
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0 ) + % 2) )
4.3.4
Die maximale Taktfrequenz des Mealy-Schaltwerkes
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! "! # $ % %
% & %
%
% ' ( )
* ' ! + ( )
4.3.5
¨ Uberwachung einer Einschaltreihenfolge
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, 1 , 3 * %
Aufgabenstellung.
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Aufbereiten der Aufgabe.
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% 881 ! 3 % 4 , 1
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Entwurf des Zustandsgraphen.
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%
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Z
A B / ON
00/0 00/0
10/0
00/0
11/1 10/0
Wait
11/1
Half
Full
01,11/0 Reset
01/0 01,10/0
00/0 Fault 01,10,11/0
!"# $
Festlegen der Zustandscodierung.
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¨ Ubergangsund Ausgabefunktion.
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%% %%%% %%%% '
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%%%
( / ( + $" *
$ 0 *
D D
PLA C
C R
Reset
A B
ON
4.3.6
Erkennen der Eingangsfolge 1011
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(( * & % ! & . /) /) 0/ - 0 / # !"
&-- 0
/ - " - ) !1 % &
Aufbereiten der Aufgabe.
Entwurf des Zustandsgraphen. E/A
Z
Reset
0/0
1/0
Idle
1/0
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0/0
"10"
1/0
"101"
0/0
0/0 1/1
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Takt E Zustand
Idle
Idle
"1"
"10"
"101"
Idle
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Festlegen der Zustandscodierung.
3
4
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5 !
Dokumentation der Gesamtschaltung.
, - 6"8,5 56"856" / 9 - 2 : 5 ;
E
1
L
1
K
1
>1 >1
>1 >1
Reset
>1
DK
K
DL
L
C R
>1
>1
A
Maximale Taktfrequenz.
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( → ) " !" * " + ,& +* -
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4.4
Prozessoren
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: . 6. ;. ; : 4 : . < 0 4 . =
< . .
4.4.1
Arithmetic Logic Unit
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$ %
& ' ( % # $ ( R¾ )H* ( R¾ )L* % + +,' - -#.-
ʽ ´½µ
´¾µ
$ //01
.2 3 3 $ ! $
2 )45 67 * ' 45
. $ + % - 8 9 .
$ + : )$+:* % " ! % ; ' % $+: ! 1 Parallele Addition + 45 bitweise UND-Verkn¨ upfung + 45 bitweise Komplementbildung ) %* unver¨ andertes Durchschalten
! $ 7
: F¼ F½ !
"
16 15
16 0
15
A 16
F0 2
F1
0 B 16
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Vorzeichenanzeige (engl. sign):
! $ F¼ F½ " " ( ,& ! # + ( - ! $ . " / ( & /& (0# & ' / ( & & /1& . *1& 2 3&(#($ 4 . 5 / (3 . . ! " & 1 6 . " . ,¼ ,½ )) ) )
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16 0
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A
B 16
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ALU
F1 4
S0 S1
16
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16 15
0 Shifter 16
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←
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∧ ∧
¬ , ¬ ,
$ # * * $
4.4.2
Register File und Busverbindungen
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3) $ "
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•
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16
4
A−Bus decoder
16
4
S−Bus decoder enable
B−Bus decoder
enable
4
enable enable
A−Bus
B−Bus
13
0 +1
S−Bus
−1 B 16
PC R0
A S
R9
F S
R10 AC
C4 C2 C1
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B N
2
Z
ALU
2
C
Shifter
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pp pp pp pp pp pp pp pp ppp ppp ppp
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Speicheranbindung
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MBR
data bus
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MAR
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MBR
A-Bus
B-Bus
A
B
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A-Bus
13
S-Bus decoder
4
16
B-Bus decoder
4
16
A-Bus decoder
4
B-Bus
4 3 2 1
16 Regs.
address bus
clock in
4 phase clock
A-MUX
A
MBR
B
ALU SH
MBR MAR RD/WR MS
MIR MAR
data bus
S-BUS
B-BUS
A-BUS
A-MUX
ALU
N Z
2 2
S-Bus
Shifter
read/write memory select
! " # $ % & ' (& ) & ! * +& , *-) ! ) # . /# ( /) ) 0 % -1 2 /# 3 4 .) 5 - ) ! 4 .) $ )& 6 ' - 2 7) 6 - 7) #) " ' 2 ) #) 2 - - 7 - 7) 2 #) ! # * 4 - 2 ) *
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memory select
read/write
data bus
address bus
MBR
MAR A
S-Bus
A-MUX
16 Regs.
Shifter
ALU
B
N Z
A-Bus B-Bus
16
16
2
micro sequen. logic
A-Bus decoder
B-Bus decoder
MIR A-MUX
S-Bus decoder
4 phase clock
2
CO ND ALU SH
4 3 2 1
4
4
4
7 MIC
clock in
8
0
S-BUS
B-BUS
32
A-BUS
256 x 32 Bit control store Micro-Programm-Speicher
MBR MAR RD/WR MS ENS
13
8
ADR
4.4.5
Mikro-Programm
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1. 2. 3. 4.
R7←lsh(1+1) R7←R7+R7 R8←0
# # # #
im ersten Schritt wird in R7 mit 1+1=2=(10) und mit lsh((10) =(100) =(4) erzeugt R7=4+4=8 Null ins Ergebnisregister laden
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5. 6. 7. 8. 9. 10. 11. 12. 13.
R6←(1+1) R6←R6+1 MAR←R6; rd rd R9←MBR R6←R6+1 MAR←R6; rd rd R10←MBR
# # # # # # # # #
R6=(2)½¼ R6=2+1=(3)½¼ Laden des ersten Operanden von der Speicherzelle (3)½¼ warten, bis der Wert anliegt Speichern des Operanden in R9 R6=3+1=(4)½¼ (Adresse des zweiten Operanden) Laden des zweiten Operanden von der Speicherzelle (4)½¼ warten, bis der Wert anliegt Speichern des Operanden in R10
14. 15. 16. 17.
R9←lsh(R9+R9) R9←lsh(R9+R9) R9←lsh(R9+R9) R9←lsh(R9+R9)
20. 21. 22. 23. 24. 25. 26. 27.
R8←lsh(R8) (¬R9); if N goto 21
! " # $%" ! & ! ' " # dies entspricht zwei Shift-Kommandos nach links
# insgesamt ( Shift-Operationen: R9=xxxx xxxx 0000 0000 ) # " ! * " & &
! ! + ,# , " - #
,.
" 18. (R7); if Z goto 24 # Test, ob (R7/ 0): wenn ja Sprung auf Zeile 24 19. # bloßer Test ohne Speicherung: ENS/ 0
R8←R8+R10 R9←lsh(R9) R7←R7-1 goto 17
# # # # # # # #
Ergebnis um eine Stelle nach links shiften wenn das msb im Multiplikator R9 0 ist, wird die folgende Zeile u¨bersprungen wenn das msb im Multiplikator R9 $ ist, wird der Multiplikant R10 zum Ergebnis R8 addiert n¨ achstes Bit des Multiplikators ins msb schieben Z¨ ahler R7 um $ vermindern unbedingter Sprung an den Schleifenbeginn
! # ( 1 $0·" " 2 3 & 4 " 28. 29. 30. 31. 32.
R6←R6+R6 R6←R6+1 MAR←R6 MBR←R8; wr wr
# R6=4+4=(8)½¼ # R6=8+1=(9)½¼ # Schreiben des Ergebnisses R8 auf die Speicherstelle (9)½¼ # warten, bis der Wert verarbeitet ist
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4.4.6
Very Large Scale Integration (VLSI)
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Weiterf¨ uhrende Literatur
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5 Computersysteme
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5.1
Prozessoren
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5.1.1
Maschinen-Code
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Arithmetische Operationen
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p pp p
p pp p
p pp p
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pp pp
ppp
p pp p
pp pp
ppp
pp pp
pp p
5 6 &7
Flow-Control
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)
Spr¨ unge
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Subroutine Calls
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#
ln adr
x
4 $
ln adr
! -
Speicher Beginn des Programms
Startadresse der Prozedur P1 Startadresse der Prozedur P2
"hohe Adresse"
Ende des Programms Beginn der Prozedur P1 Ende der Prozedur P1 Beginn der Prozedur P2
Ende der Prozedur P2
748 . !
Speicher Programmbeginn Speicher call P1
Begin von P1
call P1 return
Ende von P1 Begin von P2
call P2 return call P1 return call P2
Ende von P2
Programmende
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0
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push 16
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push 16(reg) 1.
memory[SP] ← reg
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2.
SP←SP-1
<
Das Register reg unter der im SP angegebenen Adresse im Speicher ablegen. SP um 1 erniedrigen
pop 16(reg) 1.
if (¬SP=0) goto 3
2. 3. 4.
Interrupt Stack-underflow SP ← SP+1 reg ← memory[SP]
Falls im SP nicht (FFFF)½ gespeichert ist, springe zu 3 Interrupt Stack-underflow ausl¨ osen SP um 1 erh¨ ohen Das Element, das unter der im SP angegebenen Adresse im Speicher abgelegt ist, im Register reg abspeichern
1. 2. 3. 4. 5. 6. 7. 8.
R1←1 R2←2 R3←4 push 16(R1) push 16(R2) push 16(R3) R3←1 pop 16(R3)
9. 10. 11. 12. 13. 14. 15.
R1←0 R2←0 push 16(R2) R2←4 pop 16(R2) pop 16(R2) pop 16(R1)
Transferoperation: Register R1 mit 1 belegen Transferoperation: Register R2 mit 2 belegen Transferoperation: Register R3 mit 4 belegen R1 auf den Stack legen R2 auf den Stack legen R3 auf den Stack legen Transferoperation: Register R3 mit 1 belegen R3 ist das oberste Stack-Element und wird mit diesem Befehl geholt Transferoperation: Register R1 mit 0 belegen Transferoperation: Register R2 mit 0 belegen R2 zum zweiten Mal auf den Stack legen Transferoperation: Register R2 mit 0 belegen R2 das erste Mal vom Stack holen R2 das zweite Mal vom Stack holen R1 vom Stack holen
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RAM (2)
R1 R2 R3 SP
(0000) 16 (0000) 16 (0004) 16 (FFFD)16
(0002) 16 (0001) 16 RAM (5)
Register des Scratchpads
pop_16(R3) R1 0 R2 0
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
(0000) 16 (0004) 16 (0004) 16 (FFFC)16
(0000) 16 (0002) 16 (0001) 16 RAM (6)
16 16
RAM (3)
push_16(R2) R2 4 R1 R2 R3 SP
16
R1 R2 R3 SP
(0001) 16 (0002) 16 (0001) 16 (FFFC)16
(0004) (0002) (0001)
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
16 16 16
RAM (4) pop_16(R2)
pop_16(R2)
pop_16(R1) R1 R2 R3 SP
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
1
(0000) 16 (0000) 16 (0004) 16 (FFFC)16
(0002) 16 (0001) 16 RAM (7)
R1 R2 R3 SP
(0001) 16 (0002) 16 (0004) 16 (FFFF) 16
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
Register des Scratchpads
RAM (1)
(0004) (0002) (0001)
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
R3
Register des Scratchpads
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
(0001) 16 (0002) 16 (0004) 16 (FFFC)16
Register des Scratchpads
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16
R1 R2 R3 SP
Register des Scratchpads
(0001) 16 (0002) 16 (0004) 16 (FFFF) 16
push_16(R1) push_16(R2) push_16(R3)
Register des Scratchpads
R1 R2 R3 SP
1 2 4
Register des Scratchpads
R1 R2 R3 SP (FFFF) 16
Register des Scratchpads
R1 R2 R3
(FFFA)16 (FFFB)16 (FFFC)16 (FFFD)16 (FFFE) 16 (FFFF) 16 RAM (8)
!" #! $ % #& ' " # !
5.1.2
Adressierungsarten
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+ " ! 1 # +
•
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Implied Mode !
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Register Mode ! '
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←%9
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Immediate Mode
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Direct-Addressing Mode
$ #( ) & ' * + ) ! , ' - - $ ' .' / • 00% ½ 1' 23 #00%&½ • ← 4%% #4%%& " "5 $ ' #4%%& R6
memory R6
address (04FF)16
0 (17A4) 16
memory[(500)16 ]
(0500) 16 (0501) 16
R6
memory
address
(17A4) 16
(04FF)16 (0500) 16 (0501) 16
(17A4) 16
Register-Indirect Mode
$ ' " )$ ( ' " $ * $( #2& ' * $ ' )$ ), 6 ( " # & $ 2 ' " ( # ! & $ " ! &
' $ $ * ' $ 7 , ) ' ! 8)" # $ 9 & ' ' 2 ' ! 8)"
R6
R5 R6
(0500)
memory
address
(17A4) 16
(04FF)16 (0500) 16 (0501) 16
16
0
memory[R5]
R5 R6
memory
address
(17A4) 16
(04FF)16 (0500) 16 (0501) 16
(0500) 16 (17A4) 16
! R6
memory R5 R6
memory[(500)16 +R5]
address
(0001) 16 0 (17A4) 16 (4711) 16
(04FF)16 (0500) 16 (0501) 16
memory R5 R6
(0001) 16 (4711) 16 (17A4) 16 (4711) 16
address (04FF)16 (0500) 16 (0501) 16
"# # $ % # & ' ( ) * + , % # # # ! . ADD (A0)+, D3 . ADD -(A0), D3 / # / " ( . !
011 .! .+ !2 )++ --* $ int i, j = ++i, k = j++; Program-Counter-Relative-Addressing Mode
$ # 2(
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3 .!
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Indirect-Addressing Mode
! " # $! % & % ' " !( ' $ & ) ! " * + , & ( - memory[memory[address]] . $ address
( ' " " / R6
R6
memory[memory[(500)16 ]]
memory
address
(17A4) 16
(04FF)16 (0500) 16 (0501) 16
0
(0815) 16
(17A3) 16 (17A4) 16 (17A5) 16
5.1.3
R6
memory
address
(17A4) 16
(04FF)16 (0500) 16 (0501) 16
(0815) 16
(0815) 16
(17A3) 16 (17A4) 16 (17A5) 16
Architekturen
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5.1.4
Parallelverarbeitung innerhalb eines Rechners
!
" # $ % & ' ($ ) * * + , - .$ /$ $ 0 $
!$ $ 1 2
Vektorverarbeitung
* $ $
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5.2
Speicher
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Data Bus
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(0001) 16 RAM (0005) 16 (0009) 16
...
...
(0002) 16 RAM (0006) 16 (000A)16 ...
(0003) 16 RAM (0007) 16 (000B)16 ...
Address Bus Control Bus
Data Bus
(0001) 16 RAM (0003) 16 (0005) 16 ... ms Address Lines 0...n
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Address Bus Cache Processor
Comparator
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Logic
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Address
(17AL)16
00, 20, 32, FF, AF, FE, BC, CC
(17AH)16
AF, 00, F3, 4E, 15, 6F, DE, D1
(471L) 16
9B, C5, ...
(081L) 16
0F, ...
Hit, Miss
Data
Data
(C5) 16
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(01) 16 (CC)16 (47) 16 (47) 16 (47) 16
(FF00) 16
(FF)16 (B6)16 fixed
Tags
Data
Main Memory
Cache Memory
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Processor 1
Main Memory
Cache 1
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Processor
Instruction Cache
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Data Cache
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5.2.3
Direct Memory Access (DMA)
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! Main Memory
DMA I/OController Device 1
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Data-, Address- & Control Bus
Processor
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Graphik I/O:
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USB-Hardware-Architektur
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USB Host-Controller-Treiber
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USB Kommunikation
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Entwicklung
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IEEE 1394b • • • • • •
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Weiterf¨ uhrende Literatur
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Internetverweise •
Netzwerke
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Host Host
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6.2
Circuit- und Packet-Switching
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6.3
Standardisierung
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7 Architekturen
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Layer 1
Layer 1 Übertragungsmedium
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7.1
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Network
2
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1
Pysical
Anwendungen
3 2 1
Network Layer Protokoll Data Link Layer Protokoll Physical Layer Protokoll
3 2 1
Subnet (nur für WANs nötig) Übertragungsmedium HOST A (Sender)
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Betriebssystem (Software)
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Betriebssystem (Hardware)
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7.2
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Kabel und Stecker
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7.2.1
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7.2.2
Twisted Pair und RJ-45
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LAN und WAN ARPANET
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7.3.2
Ethernet
Host Transceiver Ethernet-Kabel (Segment 1)
Repeater
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Betriebsmodi
Infrastructure Modus:
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7.4
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Digital Subscriber Line (DSL)
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Funktionsweise
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7.4.2
Bluetooth
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7.4.3
ADSL und SDSL
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Lokaler PC
Download−Stream
Server
Upload−Stream
Download−Stream
Upload−Stream
Server
Lokaler PC
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8 Protokolle
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32 bit
Version
IHL
Type of Service D M F F
Identification Time to live
Total length
Protocol
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Source address Destination address Options
Payload = Nutzdaten
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Time To Live:
Protocol: # 5 & 67 1 "
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Source address: :
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Options:
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Router
Netzwerk 3 Netzwerk 1
Host
Host
Host
Host
Host
Host Router
Router Host
Host
Host
Host
Router
Netzwerk 2 Switch
Host
Host
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Host
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Class A
0
Network
Host
Hostadressen von 1.0.0.0 bis 127.255.255.255
Class B
10
Network
Host
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Host
Network
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Class D
1110
Multicast address
Hostadressen von 224.0.0.0 bis 239.255.255.255
Class E
11110
Reserviert für zukünftige Verwendung
Hostadressen von 240.0.0.0 bis 247.255.255.255
Klasse A: ! " # # $ %&' ( $ ) %' * + $ , Klasse B: -, . $ %'& ( $ ) $ '//' + Klasse C: 0 $ & * ( $ $ &/1 + 2 34! # 34!5 34! .
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Host
Host
Host
10.10.0.2
10.10.0.3
10.10.0.4
Subnet 2 10.10.0.129−10.10.0.255 Subnet 10.10.0.128
Host
Host
Host
10.10.0.130
10.10.0.131
10.10.0.132
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Subnet 1 10.10.0.1−10.10.0.63 Subnet 10.10.0.0
Host
Host
Host
10.10.0.2
10.10.0.3
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Host
Host
Host
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10.10.0.68 Router
Subnet 3 10.10.0.129−10.10.0.191 Subnet 10.10.0.128
Host
Host
Host
10.10.0.130
10.10.0.131
10.10.0.132
10.10.0.1 Interface 1 10.10.0.65 Interface 2 10.10.0.129 Interface 3 10.10.0.193 Interface 4 Default Route
Zweigstelle
Subnet 4 10.10.0.193−10.10.0.255 Subnet 10.10.0.192
Host
Host
Host
10.10.0.194
10.10.0.195
10.10.0.196
8.1.1
TCP
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TCP−Header
IP−Daten TCP−Daten
weitere Protokollheader, Bytedaten
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32 bit
Version
Traffic Class Payload Length
Flow Label Hop Limit
Next Header
Source address (16 Byte)
Destination address (16 Byte)
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Version: - / $ 3 $# Traffic Class: +
Flow Labels:
Payload length:
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(
Next Header:
Hop Limit:
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Source address: + , - Destination address:
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Weiterf¨ uhrende Literatur
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Internetverweise • : 2326 # ,;; ; ; 2326<= >2326
Betriebssysteme und Systemsoftware
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¨ 9 Ubersicht
•
•
•
•
•
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# 9.1
Ziele und Funktionen von Betriebssystemen
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Mensch-Maschine-Schnittstelle:
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Effizienz:
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Aspekte der Weiterentwicklung von Betriebssystemen:
9.2
Betriebssystemschnittstelle zwischen Benutzer und Computersystem
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# " # * + , -
# " , * # . % / # # # & ' User Programmierung der Hilfsprogramme Anwendungsprogramme Hilfsprogramme, Utilities Betriebssystem
Programmierung des Betriebssystems Programmentwicklung an der Schnittstelle zur Computerhardware
Computerhardware
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Prozessmanagement:
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Interprozess-Kommunikation:
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Speichermanagement:
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Zugriff auf E-/A-Ger¨ ate:
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Zugriff auf Dateien:
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Fehlerbehandlung:
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Accounting:
9.3
Betriebssystemaufrufe
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9.4
Betriebssystem-Struktur
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9.4.1
Konsistente Schichtung
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9.4.2
Quasikonsistente Schichtung
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9.4.3
Schichtenmodell
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Assemblersprachen F_OPEN
(parallele Prozesse)
S_P
Prozeß−Interface
Betriebssystem
Resource−Management
Speicherverwaltung Interprozeß−Kommunikation Prozeß−Management Interrupt Handling Page−Fault Interrupt
Clock Interrupt
Maschinen−Codes
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Weiterf¨ uhrende Literatur
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10.1
Parallelit¨ at
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10.2
Prozesshierarchien
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Prozess 1
Proz 1a
Proz 1aa
PARENT
Proz 1b
CHILD PARENT
CHILD
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Vererbung der Prozess-Umgebung: ( - ) * 1 - '#2 # * - "0 3 $ ' 4 # * '# - # . - 3 ' 1 5 5 * 4 .
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Einheitliche Kontrollm¨ oglichkeit eines Jobs (Unterbaumes):
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!" # $ $
%
INIT
SHELL 1
SHELL 2
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DATE
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10.3
Prozesszust¨ ande
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Terminierung
Terminierung CREATED
DEAD
Prozessor− zuteilung
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READY
Deblockierung
Suspend
Suspend
Resume
Resume
SUSPENDED
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RUNNING
BLOCKED
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" # % & ' ()* Prozess Identification Prozess ID (PID)
Process State Information Prozesszustand (RUNNING, READY, ...) Priorität Registerinhalte (Register Save Area)
Process Control Information Besitzer (User ID) Zugriffsrechte (effektive User ID) Liste von offenen Dateien (File Handles) Verweise auf Programmcode und Daten Accounting Information
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Prozessdeskriptor
RUNNING
1234
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0815
1017
1042
4711
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PC: (D310) 16 R1: (A000) . 16 .
PC: (82A0) Prozeßdeskriptor 16 R1: (2A00) . 16 .
PC: (D310) Prozeßdeskriptor 16 R1: (A000) . 16 .
PC: (82A0) Prozeßdeskriptor 16 R1: (2A00) . 16 . Instruktionen PC: (8A0E) Prozeßdeskriptor 16 R1: (341A) . 16 . Instruktionen (8000) Prozeßdeskriptor 16 Instruktionen (8000) 16 Daten (8000) Instruktionen 16 (8000) 16 Daten (8000) 16 (8000) 16 Daten (8000) 16
Execute Prozess P2 Restore Context P2 Save Context P1
Execute Prozess P1
PC: (D311) 16 R1: (A000) . 16 .
PC: (D310) 16 R1: (A000) . 16 .
PC: (82A0) 16 R1: (2A00) . 16 .
PC: (82A0) 16 R1: (2A00) . 16 .
PC: (D310) Prozeßdeskriptor 16 R1: (A000) . 16 . Instruktionen PC: (D310) Prozeßdeskriptor 16 R1: (A000) . 16 . Instruktionen (8000) Prozeßdeskriptor 16 Instruktionen (D000) 16 Daten (2000) Instruktionen 16 (D000) 16 Daten (A000)
16
Prozeß-Image P1
16
(D000)
16
Daten
(A000)
16
Daten
Daten (2000)
t
(A000)
16
Prozeß-Image P2
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10.4
Threads
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Multi−Processing
Multi−Threading
Register
Register DATEN
DATEN
PROGRAMM
PROGRAMM
Prozess 3
Register Thread 3
DATEN PROGRAMM
Register Thread 2
Prozess Register Thread 1
Register
Prozess 1
Prozess 2
DATEN PROGRAMM
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$ ! # ! & ! , -! - . $ ( / ! 0 # ! Threads
Prozess 1
Rechner
Prozess 2
Prozess 3
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Thread-Funktionen ausserhalb des Betriebssystems:
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- 5 6 + ! # 7 * , . 8 # * ! $ # ! 2 ! 2 + ! ! "* " $ 8 ' 2! + 8 " , . 8 4 3 # # , + . # 0 ! # , . ! , . ! # ! & ! ! 0 ) ! ! ! #
Threads als integraler Bestandteil des Betriebssystems:
Æ Prozess
Kommunikationskanal
Anforderungen
WORKER n
WORKER 2
WORKER 1
DISPATCHER
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10.5
Scheduling
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$ * ' # ) 7 -
.
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Prozess-Scheduling
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" 8 # + " + ( RUNNING First Come First Served (FCFS):
Zeitscheibe abgelaufen aber Prozess darf "weitermachen"
Prozess terminiert
DEAD
RUNNING Zeitscheibe abgelaufen und neuer Prozess wird RUNNING PID: 0815
Prozess blockiert PID: 4711
PID: 1017
READY
BLOCKED
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10.5.2
Thread-Scheduling
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Threads
Prozess 1
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Prozess 1
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Job-Scheduling
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Weiterf¨ uhrende Literatur !" # $%&' ( ) * + " , - .* $%/0 * ! 1 2 # # 1 2 345 6* 5 2 $%&/ ! + ( 6 !" # $%&& ! 7 6 - + 899$ " 2 6 - + 899$ " ) ! : " - .* $%%% 61 ;<= ; $99> $ " # $$
Internetverweise •
;
61 ;< =44 44 ?4
11 Interprozess-Kommunikation
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Server-Prozesse
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/ % ' ! %& ; * C ' . * C D * ! 1 * - &$ $ / - * $ $ $ * $ ; $ ; ! * ..F G/6/6 2 * ! $ * B F CLOSE = * ..F G/6/6 2 * ! . % - ./" /">?(()@):(@(>(A>5' B * $ & $ 6 & ()5 *+ 0 P SLEEP(event) P SIGNAL(process-ID,event) 6 $$ 6 % E ' 6 event ; BLOCKED P SIGNAL % ' 6 6
P SIGNAL ! P SLEEP ! "# !$$% &'('( ) * + , OUTPUT.4567.890912131418
OUTPUT.7816.890911191511
Spool-Queue OUTPUT.4567.890912131418 OUTPUT.7816.890911191511
Prozeß-ID 4711 OUTPUT.3333.890912183012
Prozeß-ID 0109
Printer Server-Prozeß
Drucker
OUTPUT.1234.890912183012
Prozeß-ID 1234
ClientProzesse
Spool-Files
-- -, ! ! *
) F CLOSE ) *.* / + +, 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18.
fd := F OPEN("SPOOL QUEUE",READ+WRITE); (* SPOOL QUEUE Lesen und Schreiben *) F SEEK(fd,0); (* Aktuelle File-Position auf den Anfang des Files setzen *) REPEAT (* Suche nach einem freien Eintrag *) FOUND := TRUE; (* Default *) IF F READ(fd,element) <> EOF THEN BEGIN (* Ende von SPOOL QUEUE noch nicht erreicht *) IF element = " " THEN BEGIN (* Ein nicht belegter Record, Hurra ! *) F SEEK(fd,F CURRPOS(fd)-1) (* File-Position wieder herstellen *) END ELSE BEGIN (* Ein belegter Record, Suche fortsetzen *) FOUND := FALSE END END UNTIL FOUND; F WRITE(fd,spoolfile); (* Eintragen von OUTPUT.xxxx.xxxxxxxxxxxx *) F CLOSE(fd); (* SPOOL QUEUE wieder schließen *) P SIGNAL(server,TUWAS); (* Service Request an den Server-Prozess absetzen *)
! 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 13. 14. 15. 16. 17.
fd := F OPEN("SPOOL QUEUE",READ+WRITE); (* SPOOL QUEUE Lesen und Schreiben *) WHILE TRUE DO BEGIN (* Endlosschleife *) F SEEK(fd,0); (* Aktuelle File-Position auf den Anfang des Files setzen *) WHILE F READ(fd,element) <> EOF DO BEGIN (* Ende von SPOOL QUEUE noch nicht erreicht *) IF element <> " " THEN BEGIN (* Ein belegter Record, los gehts! *) printfile(element); (* Ausgabe des gefundenen Files am Drucker *) F SEEK(fd,F CURRPOS(fd)-1) (* File-Position wieder herstellen *) "); (* Eintrag l¨ oschen *) F WRITE(fd," F DELETE(element); (* Das gerade ausgedruckte Spool-File l¨ oschen *) F SEEK(fd,0) (* File-Position wieder auf den Anfang setzen *) END END (* WHILE Durchlesen von SPOOL QUEUE *) P SLEEP(TUWAS) (* Warten auf Service Request *) END (* WHILE Endlosschleife *) F CLOSE(fd); (* SPOOL QUEUE wieder schließen *)
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11.2
Synchrone Methoden
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2 ! -
11.2.1
Semaphore
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( 0 1#&
S OPEN(semaphorname)
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Semaphor: SEMA Counter
Prozeß-Queue
0
6!! 79 %
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'
S P(semaphor-ID)
S V(semaphor-ID)'
3#
!, ' ! , :' # )
Prozeß-ID: 4711 BLOCKED Semaphor: SEMA Counter
Prozeß-Queue
-3
4711 0815 1234
Prozeß-ID: 0815 BLOCKED
Prozeß-ID: 1234 BLOCKED
6!! ;9 %
2 - 1 2 ,
SP
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2 2 2 # $ 9< −&' (( - 2 ! , - % - = .
BLOCKED
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P3: S_V P2: S_P
Queue: P1: S_V
Queue: 3
Queue:
P2
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t
P1: S_P P2: S_V Queue:
Queue: P2 P3
7, # & ( * 9 6 6 "# ( ) > < 6 6 # S V ( < "# 6 5 5 t - 6 "# +P½ / 5 ; < # # S P ( 5 ; ? 2 ( ) 5 5 t - 6 # "# +P¾ / < ## > (2 6 ) # "# "# 24 5 # 5 6 +t - @/ 6 "# +P¿ / 5 ; 0 ( 2 "# "# 24 # 5 t - A "# < S V % ( # "# +P¾ / "# 24 5 ; < P¾ < # "# # +# 5 t - 8/
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P SLEEP S P(SERVICE REQ) P SIGNAL S V(SERVICE REQ) 6 ! ! ! 5 $
6 ! ##)$%7373 S P$# S OPEN * 8 9 ! 5 " ! S P ' ! ##) %7373 ! 2
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! 5 S V(MUTUAL EX) " 2 8 > ! 6 F CLOSE S P(MUTUAL EX) S V(MUTUAL EX) - .? 0.1 0.2 1. 2. 2.1 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 16.1 17. 18. 18.1 18.2
SERVICE REQ := S OPEN("SERVICE REQ"); (* Semaphor f¨ ur Service Requests *) MUTUAL EX := S OPEN("MUTUAL EX"); (* Semaphor f¨ ur Mutual Exclusion *) fd := F OPEN("SPOOL QUEUE",READ+WRITE); (* SPOOL QUEUE Lesen und Schreiben *) F SEEK(fd,0); (* Aktuelle File-Position auf den Anfang setzen *) S P(MUTUAL EX); (********** Beginn Mutual Exclusion **********) REPEAT (* Suche nach einem freien Eintrag *) FOUND := TRUE; (* Default *) IF F READ(fd,element) <> EOF THEN BEGIN (* Ende von SPOOL QUEUE noch nicht erreicht *) IF element = " " THEN BEGIN (* Ein nicht belegter Record, Hurra ! *) F SEEK(fd,F CURRPOS(fd)-1) (* File-Position wieder herstellen *) END ELSE BEGIN (* Ein belegter Record, Suche fortsetzen *) FOUND := FALSE END END UNTIL FOUND; F WRITE(fd,spoolfile); (* Eintragen von OUTPUT.xxxx.xxxxxxxxxxxx *) S V(MUTUAL EX); (********** Ende Mutual Exclusion **********) F CLOSE(fd); (* SPOOL QUEUE wieder schließen *) S V(SERVICE REQ); (* Service Request an den Server-Prozess absetzen *) S CLOSE(SERVICE REQ); (* Semaphor f¨ ur Service Requests zurueckgeben *) S CLOSE(MUTUAL EX); (* Semaphor f¨ ur Mutual Exclusion zurueckgeben *)
0.1 SERVICE REQ := S OPEN("SERVICE REQ"); (* Semaphor f¨ ur Service Requests *) (* Semaphor f¨ ur Mutual Exclusion *) 0.2 MUTUAL EX := S OPEN("MUTUAL EX"); (* Counter auf 1 erh¨ ohen *) 0.3 S V(MUTUAL EX); 1. fd := F OPEN("SPOOL QUEUE",READ+WRITE); (* SPOOL QUEUE Lesen und Schreiben *) 2. WHILE TRUE DO 3. BEGIN (* Endlosschleife *) 4. F SEEK(fd,0); (* Aktuelle File-Position auf den Anfang setzen *) 5. WHILE F READ(fd,element) <> EOF DO 6. BEGIN (* Ende von SPOOL QUEUE noch nicht erreicht *) 7. IF element <> " " THEN 8. BEGIN (* Ein belegter Record, los gehts! *) 9. printfile(element); (* Ausgabe des gefundenen Files am Drucker *) 10. F SEEK(fd,F CURRPOS(fd)-1) (* File-Position wieder herstellen *) "); (* Eintrag l¨ oschen *) 11. F WRITE(fd," 12. F DELETE(element); (* Das gerade ausgedruckte Spool-File l¨ oschen *) 13. F SEEK(fd,0) (* File-Position wieder auf den Anfang setzen *) 13. END 14. END (* WHILE Durchlesen von SPOOL QUEUE *) 15. S P(SERVICE REQ) (* Warten auf Service Request *) 16. END (* WHILE Endlosschleife *) 17. F CLOSE(fd); (* SPOOL QUEUE wieder schließen *) 17.1 S CLOSE(SERVICE REQ); (* Semaphor f¨ ur Service Requests zurueckgeben *) 17.2 S CLOSE(MUTUAL EX); (* Semaphor f¨ ur Mutual Exclusion zurueckgeben *)
S P(MUTUAL EX) ! " # $ % # $ & S V ' ( READY ) ' % Counter := Counter + 1
Counter := Counter - 1
Counter > 0 ja
Counter > 0 nein
ja
nein
Delete 1. Element (first) aus Prozeß-Queue
Insert Prozeß-ID in Prozeß-Queue
P_SIGNAL(first,WAKEUP)
P_SLEEP(WAKEUP)
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' E RECEIVE! . " + & / ( ' 001 Exchange: EX1 Message-Queue
Prozeß-Queue
Veni, vidi, vici. Message Number 2 Service-Request: 12FE
' 0012 E RECEIVE , 4 + " 3 # & ' . / & 5 6 (
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Prozeß-ID: 4711 BLOCKED Exchange: EX1 Message-Queue
Prozeß-Queue
4711 0815 1234
Prozeß-ID: 0815 BLOCKED
Prozeß-ID: 1234 BLOCKED
!" !# $ % #& ' ( E ACCEPT(exchange-ID,message,time) )" * % # ! + + ( E RECEIVE , % #& E ACCEPT - + . time " /0 1 2 " E ACCEPT $ ! % E RECEIVE ! !" 30 " 1! % - ". " " E ACCEPT ! 2 $ + 1 ! + * E CLOSE(exchange) ' 4 5 + % # + % 6 + (!#2 + $ % ," # 2 # 7(,)#8! $ ! 1# ! + &! !9 : % ! * " " 3
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! E RECEIVE(MUTUAL EX,message) E SEND(MUTUAL EX,message) # $ % " & ' ( E RECEIVE(MUTUAL EX,message) ) * "+# ! , ! $ , ' ! - ! ./.01 '2 ! ,%3 , READY 0 4 & 1+ ! $ " #5 11.2.3
H¨ ohere Mechanismen
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11.3
Asynchrone Methoden
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11.4
Deadlocks
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C 7
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B C . , "; ( "; $ ! $ 7?! . , @ $ + ( $ C 8 ! 5 . ! ! & ' , "
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12 Speicherverwaltung ! " #
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(0011) (0010)
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12.1
Virtuelle Adresszuordnung
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6
easysort
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Hauptprogramm
Eingabemodul PROCEDURE eingabe(...);
VAR input, output:ARRAY [1..100] OF INTEGER; counter: INTEGER; BEGIN (* Hauptprogramm *)
Sortiermodul PROCEDURE sortiere(...);
counter:=eingabe(input); sortiere(input,output,counter); ausgabe(output,counter) END
Ausgabemodul PROCEDURE ausgabe(...);
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Hauptprogramm '
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(6800) (67FF) Ausgabemodul + &
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(5800) (57FF) Sortiermodul +
(5102) (5101) (5100)
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(5000) (4FFF) Eingabemodul + '
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Hauptprogramm + "
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16
Virtuelle Adressen im Segment
16
...
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(00000000) 16
Segment Nummern (FFFFFFFF)
16
Virtuelle Adressen im Segment
(FFFFFFFF)
(00000001) 16
(FFFFFFFF)
16
(00000001) 16 (00000000) 16
31
(00000001) 16 (00000000) 16
0 31
1
0 lsb
63 msb Segment Nummer
Virtuelle Addresse im Segment
Zweidimensionale virtuelle Adresse
62 25
12.2
Physikalische Adresszuordnung
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Image Pk
Prozessor 2
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Image P2 Image P2 Image P3
Prozessor m
Roll In
Image P1
(000000)16
Image P5
Physikalischer Speicher Image P1
(00000000)16 Externer Speicher
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Offset
msb 31
lsb 0
21
0
Page-Nummer
9
0
Frame-Nummer
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13
0
9
0
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0 lsb
Frame-Nummer
Offset
physikalische Adresse (zum Speicher) 23 4. # # # , # ## 7## # 7## # & : !$ ; #
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12.2.3
Segmentierung
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0
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3 !
B ( C 1
virtuelle Adresse (vom Prozessor) Segment-Nummer
Offset
msb 31
lsb 0
15
0 15
Segment-Nummer
Länge
0
Startadresse
Segment Table für Prozeß 0815
+
23 msb
0 lsb
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! "# $ % &'
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. . 0 ! 1 ( /2 * 3 1 .4 5 ! % (
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zweidimensionale virtuelle Adresse (vom Prozessor) Segment-Nummer
Offset im Segment Page-Nummer
Offset in der Page
msb 63
lsb 0
31
0 21
Segment-Nummer
Länge
0
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0
9
0
Page Tables
Startadresse
Segment Table für Prozeß 4711
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(8000)16
Page-Nummer
Frame-Nummer
Page Table Segment (05FFA4E3)16
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0
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Frame-Nummer
Offset
physikalische Adresse (zum Speicher)
!" " # $ % &'(
! ( ) * # # ( "!( " + * , ' - ( . / + "
0 ) &" $ 12 " 0 + ( 1" 1 ! # , 2 320 4 +# 5 + # + *( *
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13 Ressourcen-Management
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13.1
Objektorientierung in Betriebssystemen
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13.2
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13.3
File Management
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BOOT
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File Descriptor Segmentliste (0080,3)
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Daten - Block 2 1001 9000 8900
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Interruption
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14.1
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14.2
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Device PRIN1
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14.3
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14.4
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Stichwortverzeichnis
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SpringersLehrbücher der Informatik Gerd Baron, Peter Kirschenhofer Einführung in die Mathematik für Informatiker
Johann Blieberger, Bernd Burgstaller, Gerhard-Helge Schildt Informatik Grundlagen
Band 1 Zweite, überarbeitete Auflage.
Vierte, überarbeitete Auflage.
1992. VIII, 196 Seiten. 28 Abbildungen.
2002. X, 230 Seiten. 72 Abbildungen.
Broschiert EUR 24,20, sFr 41,50
Broschiert EUR 24,80, sFr 42,50
ISBN 3-211-82397-2
ISBN 3-211-83710-8
Band 2 Zweite, überarbeitete Auflage. 1996. VIII, 217 Seiten. 28 Abbildungen.
Wolfgang Kastner, Gerhard-Helge Schildt
Broschiert EUR 31,50, sFr 54,– ISBN 3-211-82748-X
Informatik Aufgaben und Lösungen
Band 3 Zweite, verbesserte Auflage.
Begleitbuch zu Blieberger et al.: Informatik
1996. VIII, 191 Seiten. 79 Abbildungen.
Dritte, überarbeitete Auflage.
Broschiert EUR 31,50, sFr 54,–
2005. VIII, 124 Seiten. 5 Abbildungen.
ISBN 3-211-82797-8
Broschiert EUR 14,90, sFr 25,50 ISBN 3-211-21136-5
Reinhard K. W. Viertl Einführung in die Stochastik Mit Elementen der Bayes-Statistik und der Analyse unscharfer Information
Nicht in der Reihe:
Gerhard-Helge Schildt, Wolfgang Kastner Prozeßautomatisierung
Dritte, überarbeitete und erweiterte Auflage. 2003. XV, 224 Seiten. 51 Abbildungen.
1998. XV, 270 Seiten. 229 Abbildungen.
Broschiert EUR 29,80, sFr 51,–
Broschiert EUR 19,80, sFr 34,–
ISBN 3-211-00837-3
ISBN 3-211-82999-7
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